Intel晶片技術取得突破，高介電質晶體管提升處理器速度

Intel今天宣布在晶片研發技術上取得突破，Intel表示已經完成High­-K（高介電質）金屬門電路晶體管技術的研發，和目前CMOS晶體管相比，High­-K 金屬門電路晶體管的容量提升60%，因此High­-K 金屬門電路晶體管轉換速度更快，另外，High­-K 金屬門電路晶體管功耗泄漏狀況比傳統的CMOS晶體管降低100倍，採用High­-K 金屬門電路晶體管的處理器，在效能和發熱量方面比目前處理器將有大幅度提升。


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採用High­-K 金屬門電路晶體管的處理器，在效能和發熱量方面比目前處理器將有大幅度提升
這句話的意思是...發熱量也會大幅提升嗎= =||||

最初由 s900221 發表
採用High­-K 金屬門電路晶體管的處理器，在效能和發熱量方面比目前處理器將有大幅度提升
這句話的意思是...發熱量也會大幅提升嗎= =||||

應該是散熱方面吧？
發熱？難道INTEL想拿cpu來煮菜嗎？

看看這句: 功耗泄漏狀況比傳統的CMOS晶體管降低100倍..

意思是說在相同密度與操作頻率下, 發熱量只有 1/100....

最初由 山賊 發表
看看這句: 功耗泄漏狀況比傳統的CMOS晶體管降低100倍..

意思是說在相同密度與操作頻率下, 發熱量只有 1/100....

應該不是喔,應該是指功率消耗的損失,意思差不多是產生出了100%的功率,但有5~10%卻平白無故的lose掉了~也因為降低了功耗的損失,致使功率輸出不至於如此的大,也因此發熱量才能有效降低,有錯請指教!

二氧化矽是很好的絕緣體，而且就半導體製造的觀點來看，也是很好生成的東西。
以目前水準而言，積體電路中作為最好的絕緣體的選擇就是二氧化矽。

以此圖看來 High-k 是品質比二氧化矽更好的材質。作為取代閘極與基體本身的絕緣物質，可以降低兩者之間的電容效應以及較低的洩漏電流。這對日益快速的積體電路而言，都是很好的效應。只是其生成厚度較二氧化矽而言，是其缺點。另外生成 High-k 層的技術水準應高於二氧化矽。短時間來看，以此技術完成的處理器，可能是十分高貴啊！ :D

以半導體電路來看，最大的功率消耗還是在於通道導通切換，閘極消耗極為有限，其洩漏電流所佔比例亦是不高。因此 High-k 這個改良看來對於整體功率損耗的減少是十分有限的。不過以降低洩漏電流的角度來看，的確是十分良好的進步。

最初由 kanako0605 發表
應該不是喔,應該是指功率消耗的損失,意思差不多是產生出了100%的功率,但有5~10%卻平白無故的lose掉了~也因為降低了功耗的損失,致使功率輸出不至於如此的大,也因此發熱量才能有效降低,有錯請指教!

任何一種電路的運作, 電源供給電壓 V, 從電源汲取電流 I, 電源付出的能量就是 V*I*T, 也就是說電源所給付出的功率就是 W=V*I..

而這些能量的付出, 電路以熱損及電磁輻射損失消散掉, 電路本身也需能夠呈載這樣的功率, 譬如某電路最高呈載 1W, 若此電路的負載從此電路汲取 0.8W 的功率, 而從電源端看到卻是付出 1W 的功率, 那麼此時電路呈載 1W 的功率, 而其功耗熱損 0.2W, 最大輸出功率就是 0.8W, 當然! 這輸出的 0.8W 最終還是被其負載以熱及電磁型態耗散掉..

像這種推挽切換式的電路, 主要功耗呈現在切換一瞬間, 上下電路導通時為最大, 假設電路由 HI 到 LO 要花費 t1, 而由 LO 切換到 HI 要 t2, HI 到 LO 時的平均電流為 I1, LO 到 HI 時平均電流 I2, 其餘狀態幾無漏電流不計, 則電路運作頻率 F 時, 電路功耗為 (t1*F*I1 + t2*F*I2) * V

譬如V=5V, t1=0.1ns, I1=1A, t2=0.2ns, I2=2A, 則 100MHz 及 1000MHz 的運作頻率下, 功耗分別為:
(0.1*10^10-9 * 100*10^6 * 1 + 0.2*10^-9 *100*10^6*2)*5=0.25W

(0.1*10^10-9 * 1000*10^6 * 1 + 0.2*10^-9 *1000*10^6*2)*5=2.5W

當然您可化簡為 (t1*i1 + t2*i2)*F*V
上述的功率, 以熱的方式消散掉..

除了這樣的同時導通的耗損之外, 電路極間有輸入電容及輸出電容的呈現, 譬如 MOS 晶體的閘極電容, 早期主要是由閘極的 "鳥嘴" 所產生, 後來工藝進步, 反而是絕緣層的介電係數所左右, 而這些所產生的電容, 也是功耗的主因之一..

您可以想一下, 信號輸入閘極時, 就像電源透過導體(非完全導體, 除了超導體)對電容充電及放電的過程, 在導體及電容極板, 產生 I^2R 的熱損, 更不用說電容介質因電場變換所產生的感應損耗了!

而反過來說, 電路的 HI 到 LO 及 LO 到 HI 的變換時間, 也與電路的極間電容息息相關, 極間電容越高, 所花費的變換時間越長(要達要可辨識的電壓準位, 而 Q=CV, 同樣的供給電荷 Q, 電容 C 越大, V 就越低, 而 Q=I*T, 故要達到同樣可辨識的電壓, 在電流 I 不變的情況下, T 就會變長, 也就是說可運作最高頻率也越低,同時導通作用時間也越長), 所以最後總地來說就是 (t1*F*I1 + t2*F*I2) * V..

但不是介電係數越低越好, 要看電路是做啥用的, 若電路必須記憶狀態, 則有動態及靜態之分, 前者如同 DRAM 的方式, 利用電容記憶狀態, 被稱為動態邏輯, 後者利用邏輯閘記憶狀態, 被稱為靜態邏輯..

以最簡電路來說, 前者只需一顆 MOS 晶體即可構成, 後者至少需二顆(若把負載電阻以電晶體來做, 事實上在半導體晶片上, 做晶體要比做電阻容易, 面積也小, 故應為四顆)形成正反器, 所以前者電路密度是後者的四倍, 但前者卻有運作頻率的下限, 沒錯! 就是下限..

也因為這樣, 當電介係數越高, 電容就可以做得越小, 電路密度提高, 極間距離也短, 在載子(電子或電洞, 一般來說電子移動速率是電洞的 6 倍)移動速度不變的情況下, 電路速度得以提昇; 假設所有主客觀條件不變, 僅極間距離縮短, 卻使用相同頻率運作, 極間導體的 I^2R 熱耗損也得以減少..

山賊兄這篇是大陸仔的文章嗎?
好多,看不下去...抱歉了,謝謝指教!

最初由 kanako0605 發表
山賊兄這篇是大陸仔的文章嗎?
好多,看不下去...抱歉了,謝謝指教!

有啥問題嗎? 是不是廢言太多? 還是哪裡說錯了?

這可是我自己一個字一個字花時間打的咧! ......嗚!.. :(

最初由 山賊 發表
有啥問題嗎? 是不是廢言太多? 還是哪裡說錯了?

這可是我自己一個字一個字花時間打的咧! ......嗚!.. :(

剛去買午餐去了...現在正在吃...
有空再來消化,沒什麼意見...謝謝指教!!:)