【新聞】Intel：未來P4速度太高，需要StrainedSilicon技術 [Site Map]

kanako0605

2002-12-07, 02:04 PM

英特爾明年導入「張力矽晶」技術
IBM與英特爾將在下週展開的一場大會上，展開高速處理器「張力」的角力。

下週所要展開的IEDM（國際電子裝置大會）上，英特爾與IBM的研發人員及工程師將提出報告，詳細說明其「張力矽晶」（strained silicon）技術。這種製造技術未來可望讓處理器效能提高20%。

這場在舊金山展開的大會，是半導體設計師的年度盛會，英特爾董事長安迪．葛洛夫（Andy Grove）會發表一場專題演講，此外還有Sony、三星、賓州大學，及MIT麻省理工學院的精英發表演說。

張力矽晶〔和矽絕緣層（SOI）或其他未來設計觀念所用的雙閘或三閘的電晶體一樣〕讓晶片製造商得以維持莫爾定律（Moore's Law）所定下的效能演進曲線，該定律強調，半導體產業每隔兩年可以讓單一矽晶片內的電晶體數加倍。

一般說來，增加電晶體數（以很複雜的技術將它縮小）可以讓效能更高，並增加處理器的功能。然而這種方法也會導致更高的耗電量等各種問題，因此工程師需要再找出一些創新的解決方法。

旗下掌管IBM電子部門的IBM技術事業群技術長Bernard Meyerson表示，這可說是一種基礎上的改進，「要維持所預測的效能曲線，實在有很多的困難要克服…事實上未來一定要有材料上的創新。」

也就是說，真正要達到這種改變，未來在材料及電晶體設計上所做的深入研究（特別是IBM及英特爾研究人員所專精的），會越來越重要。「張力矽晶」的觀念已經有30年歷史，但最近才逐漸成為晶片設計師的重心。

張力矽晶（將出現在明年英特爾的Prescott晶片上）強調電晶體矽原子之間的距離，也就是形成晶片基礎的微細開關（on/off switch）。稍微將這些原子間的距離拉開，以降低原子力對電晶體間電子運動的干擾，進一步得到更高的效能並降低晶片的耗電量。

在張力矽晶片裡，藉由在矽柵間加入鍺原子以將原子距離拉長。另一種晶片製造技術則是在電晶體床（transistor bed）上加上矽鍺層（silicon-germanium）。這兩種技術雖然不同但觀念大同小異，而且可以用在同樣的晶片上。

IEDM在下週二所要舉行的專題演講上，預計英特爾的葛洛夫會談到晶片設計的瓶頸問題。根據英特爾的一位代表指出，演講內容可能含蓋半導體產業過去所面臨的方法問題，及未來的挑戰，包括如何使用新的材料，以及導入新的電晶體設計。

研發競賽

這場大會也是IBM與英特爾在研發實力上的角力場。兩家公司在該領域裡都算是龍頭級公司，就某方面來說並非盟友。IBM常常強調，他們在半導設計上的一些突破，例如使用銅導線替代鋁，做為電路的連接。英特爾則強調他們在晶片的銷售量上遠非IBM所能及。

就如之前所報導的，IBM的研究員會提出報告，介紹IBM如何利用「鰭式場效電晶體」（Fin-FET）建立雙閘電晶體方面的努力。這些電晶體未來可以用來控制晶片內的耗電量。

IBM微電子事業部門還計畫要發表一份關於新的350GHz通訊電晶體的報告。同時，IBM Research部門也準備好了3D電路設計的報告，也就是如何多使用兩或三層的電晶體。

英特爾方面，則會討論今年秋季IDF（英特爾科技論壇）上所發表的多閘電晶體（multiple-gate transistors）。英特爾這次可能會把焦點放在即將導入的90奈米製程，同時會搭配張力矽晶及其他新的材料技術來提升效能。英特爾將會分別針對PC晶片及通訊處理器提出報告。

除此之外，英特爾對自己能以低成本實現張力矽晶而感到自傲。英特爾的研究員Mark Bohr專精於製程技術，他說，「現在這項技術是我們的重要策略，而且是我們要在現有的電晶體上榨出更多效能的重要因素。」「明年這項技術就會進入生產，而且可以達到成本效益，這是很了不起的成就。」

Bohr說，這種晶片製造技術可以節省1至2%的成本，提高10至20%的效能。

IBM導入張力矽晶的技術可能比英特爾還要稍晚些。原本IBM說要在2003年導入這項技術，然而，IBM後來又決定只需以現有諸如矽絕緣層的技術即可達到下一世代製程（90奈米）所需的效能水準。

IBM現在計畫要在65奈米製程裡導入張力矽晶，與現有的晶片差了兩個世代，時間大約是三年之後，IBM微電子的專案經理Jeff Welser表示。