超頻對數位電路的影響



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ivantw
2002-09-03, 02:09 PM
超頻對數位電路的影響
前言:
小弟雖然從事工作為程式撰寫,但由於就讀科系為電機系,又有幸修習一門「半導體製程」,從中學習到不少有關製程及材料方面的知識,在此野人獻曝一番,與各位朋友分享,希對各位有些許幫助,業希望各位能不吝指教。

拋開艱深的電學理論基礎,小弟打算用較簡單描述,佐以圖片,讓大家了解這些現象,也讓大家知道超頻絕非處理好散熱一環,其要注意的地方還有其他環節。

p.s 本篇或許會有補充,請密切注意。

[1] 功率消耗增加
許多人誤認,超頻並不會增加耗電量,因為他並沒有增加電壓,在電阻(抗)不變的狀況下,這是正確的,但是,數位電路是由許多電晶體所組成,由一連串開與關,來達成數位邏輯動作,因此其阻抗值是不能以定值而定論的。

不過這不是重點,數位電路在使用時,其最耗電的狀態是在於電晶體切換時。當電壓維持在維持在0或1持平不變時,導通的電晶體阻抗值最低,但是電壓降亦低,僅消耗電流;而截止的電晶體阻抗高,電壓降亦高但幾乎不消耗電流。但是在頻率切換或是電晶體狀態改變時,通的晶體截止,其阻抗升高,電壓降升高電流則降低。此時功率消耗最大,反之截止的晶體導通亦同。或請參照圖一。因此,當電晶體切換動作變的較頻繁之時,其所消耗的功率,也就跟著增加。

圖一
http://www.pczone.com.tw/attachment.php?s=&postid=449178

[2] 超頻對電晶體切換的影響
如圖三所示數位電路通常皆由兩顆電晶體構成(N-Type & P-Type),這兩顆電晶體為動作互補,同時最多只有一顆動作,當一顆電晶體為導通狀態,則另一顆為截止狀態。

另由圖一可得知,電晶體的電壓及電流反應是有一個延遲時間的,並非在切換的當下電壓及電流便會立即截止,因此當電晶體的切換頻率過高時,上下兩顆的電晶體有機會一起導通,這表示什麼呢?此時將有大電流(以電路學而言,近乎短路)自Vcc端往Gnd端流過,兩端的電晶體就也燒毀了。

[3] 電致遷移效應的影響
如圖二所示,在電場作用下,金屬原子會朝電子流動之方向沿本身之晶界擴散後,將使得晶界面積因缺少原子而大幅減少,因而應力大幅增加,此一結果可能導致晶界無法承受應力而破壞,因此使積體電路斷路。電致遷移最早在鋁金屬發現,銅亦有相同的現象,但銅的電致遷移效應不若鋁的影響大。
圖二
http://mail.ntust.edu.tw/~cl/images/item3_17.gif
註:本圖取自台科大化學工程系電子材料實驗室

圖三

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-Hero-
2002-09-04, 11:59 AM
在下雖然曾讀4年電機
不過一堆不懂@_@

pete001
2002-09-04, 03:31 PM
感謝大大指導:)
不過1 還能理解, 2,3 就有點聽打雷的感覺~~~
啊~~~太高深了, 有沒有幼兒教學版:D

ivantw
2002-09-04, 05:56 PM
[2] 超頻對電晶體切換的影響 補充一 1/2
簡單的說,電子電路裡的訊號,通常使用一對電晶體傳遞,且為一顆導通另一顆截止,為互補的狀態。

如圖四所示,當上面的電晶體導通時,輸出端o/p傳出『1』,此時下方的電晶體為截止狀態。

反之當下方的電晶體導通時,輸出端o/p則傳出『0』,上方的電晶體也必然為截止狀態。

電路輸出為『1』或『0』則由輸入端i/p控制。





圖四

ivantw
2002-09-04, 05:57 PM
[2] 超頻對電晶體切換的影響 補充二 2/2
若上方及下方的電晶體同時導通時會如何呢?答案是───您要換設備了。

或許會有人問:『不是由i/p端控制輸出嗎,怎麼可能會同時導通呢?』,在頻率合乎規範的情況下,這是正確的。

如圖五所示,由於電容等內部阻抗的關係,電壓及電流實際上在傳遞時,會有一延遲性,導致電晶體由高電位轉至低電位或是低電位轉為高電位時,其電壓/電流位準並非立即上升或下降,而是沿著某個曲線上升或下降,因此轉態時也會有一個延遲時間。

圖五在右邊有三個示意圖,X座標為電壓值,Y座標為時間軸,最上方為N-Type電晶體時脈圖,中間為P-Type電晶體時脈圖,最下方則為兩者的重疊圖。

由三圖可以看到,虛線的左方是在正常時脈下運作的狀況,並沒有重疊的現象,但是當時脈提升後,很明顯有了重疊的部份(黃色三角形部份),在此時,電路的電流並非經由o/p端輸出,而是由N-Type電晶體流過P-Type電晶體貫穿而下,若此時的阻抗值不大,很可能不樂見到的事就會發生了,直接燒毀。





圖五

ivantw
2002-09-04, 06:02 PM
p.s 畫電路圖, Visio比小畫家好用多也漂亮多了..
信文兄真神啊~~

jiliach
2002-09-04, 07:43 PM
剛剛仔細看了這篇文章
發現有兩個問題我不太懂
1.如果超頻的時候,脈衝的寬度是不是會減小?如果能減小是否能解決上述問題??
2.以上的是用BJT做比喻,那現在的IC一般用FET,是不是也會很容易發生貫穿的問題??
想不懂阿
還盼懂的人解答呀!!

jessee780522
2002-09-04, 07:57 PM
http://www.pczone.com.tw/showthread.php?t=73103&perpage=20&pagenumber=3
看了再說:D

大致上這篇文章還是.......有看有點懂~~@@!!~
真是高深......

ivantw
2002-09-04, 08:00 PM
最初由 jiliach 發表
剛剛仔細看了這篇文章
發現有兩個問題我不太懂
1.如果超頻的時候,脈衝的寬度是不是會減小?如果能減小是否能解決上述問題??
2.以上的是用BJT做比喻,那現在的IC一般用FET,是不是也會很容易發生貫穿的問題??
想不懂...

[1] 問題不在脈衝寬度的大小,而是因為電子及電洞在傳遞時本來就會延遲。因此在切換頻率過高的狀況下,上下兩顆電晶體就會有可能出現同時導通的現象(該關閉的電晶體尚未完成關閉, 該開啟的電晶體卻已完成開啟動作),請再詳見圖五之說明。

[2] 事實上,小弟文中所指電晶體就是MOSFET(金屬雙氧場效半導體),事實上以目前的數位電路而言,大部分使用CMOS及BiMOS等製程技術。BJT只有在類比電路部份才會有所使用。

附註:由於並沒有人以實驗及器材來探究,超頻時實際電路特性等特性,小弟僅由所學電子及半導體等知識中,將認為對超頻會有影響的現象加以討論提出,若有錯請海涵。

kiner
2002-09-04, 08:34 PM
雖然我有看沒有懂
但是上面的圖高中現在有教基本計算了..
@_@